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        集成電路前端及后端設計培訓
  培養目標
   通過培訓使學員專項技能水平達到相當于中級技術等級;掌握集成電路基本工藝設計知識、版圖設計基礎知識,了解半導體基礎理論,能熟練使用EDA軟件軟件進行基本版圖設計。
  培養對象
  1.理工科背景,有志于數字集成電路設計工作的學生和轉行人員;
  2.需要充電,提升技術水平和熟悉設計流程的在職人員;
  3.集成電路設計企業的員工內訓。
   入學要求

        學員學習本課程應具備下列基礎知識:
        ◆電路系統的基本概念。

   班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)
       堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。
   上課時間和地點
上課地點:【上!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【武漢分部】:佳源大廈(高新二路) 【南京分部】:金港大廈(和燕路) 【成都分部】:領館區1號(中和大道)
近開課時間(周末班/連續班/晚班):
前后端培訓開班時間:2021年11月29日.(歡迎您垂詢,視教育質量為生命!)
   實驗設備
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   質量保障

        1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
        2、培訓結束后免費提供半年的技術支持,充分保證培訓后出效果;
        3、培訓合格學員可享受免費推薦就業機會。

                集成電路前端及后端設計培訓

第一階段 集成電路前端設計

計算機操作系統UNIX應用;
數字電路邏輯設計;
硬件描述語言HDL和邏輯綜合初步;
集成電路設計導論及流程;
半導體器件原理及集成電路概論;
項目設計實踐(C)。
CMOS VLSI設計原理;
ASIC設計導論;
數字系統設計與FPGA現成集成;
可測性設計;
項目設計實踐。
RTL驗證;
靜態時序分析(STA);
邏輯綜合(Logic Synthesis);
可測性設計(DFT);
IP Based設計;
軟硬件協同設計仿真;
Matlab系統設計
第二階段 集成電路后端設計
計算機操作系統UNIX應用基礎;
半導體器件原理及集成電路概論;
集成電路設計導論及流程;
版圖設計知識;
版圖設計工具及使用方法;
項目設計實踐(C)。
CMOS集成電路設計原理;
ASIC設計導論;
IC布局布線設計;
版圖驗證和提;
可測性設計;
項目設計實踐。
Top-Down設計流程;
Full-Customer設計流程;
標準單元庫設計;
單元庫的各種庫文件;
各種單元的功能,結構和版圖。
 
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.(2014年7月11)..................................................................................
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